Time division logic circuit and logic element reduction method thereof

時分割論理回路およびその論理素子減縮方法

Abstract

PROBLEM TO BE SOLVED: To provide a time division logic circuit, along with a logic element reduction method thereof, capable of reducing a chip size by reducing logic elements, concerning the time division logic circuit wherein a set of logic circuits, which operate in a time division manner and do not overlap with each other in a time dividing operation, is present. SOLUTION: A time division logic circuit includes a plurality of circuits comprised of flip-flop circuits connected to select circuits. Logic blocks are connected to the flip-flop circuits and each of logic circuits operating in a time division manner is formed from: a select circuit and a flip-flop circuit selected by a control signal for the select circuits; a logic block connected to the flip-flop circuit; and another logic block operated by an input signal of each of logic circuits operating in the time division manner. COPYRIGHT: (C)2011,JPO&INPIT
【課題】時分割で動作し、かつお互いに時分割動作で重ならない論理回路の組が存在する時分割論理回路において、論理素子を減縮し、チップサイズを縮小化できる時分割論理回路およびその論理素子減縮方法を提供する。 【解決手段】セレクト回路に接続されたフリップフロップ回路からなる回路を複数含み、フリップフロップ回路には論理ブロックが接続され、各時分割で動作する論理回路は、セレクト回路の制御信号により選択されたセレクト回路とフリップフロップ回路およびそれに接続された論理ブロックと、各時分割で動作する論理回路の入力信号により動作されるその他の論理ブロックと、から形成されることを特徴とする。 【選択図】図1

Claims

Description

Topics

Download Full PDF Version (Non-Commercial Use)

Patent Citations (0)

    Publication numberPublication dateAssigneeTitle

NO-Patent Citations (0)

    Title

Cited By (0)

    Publication numberPublication dateAssigneeTitle